June 29, 2026
森山和道 k_moriyama
広島大学理学部卒。TV局勤務を経て1997年からサイエンスライターとして活動開始。科学技術全般のほか、製造、物流、医療、農業、食品、アパレルなど多分野で使われているロボットやAI関連の取材・執筆がメイン。WirelessWire & Schrodinger's では主に日立製作所・研究開発グループの「最先端技術の源流」を担当。
半導体産業は、ウエハを製造する「前工程」と、ウエハを切り出して個々のパッケージに実装する「後工程」とに分かれて水平分業することで成長してきた。しかしこの堅牢で順調に思える産業構造を大きく変える可能性があるのが「チップレット集積化」である。AIの発展に伴う半導体需要の急増と、従来の微細化路線の限界を背景に、半導体業界はチップレット技術への移行という転換期を迎えているのだ。チップレット集積化とは、従来のモノリシックと呼ばれる単一のチップ上に集積化をしていくSoC（System on Chip）（単一ダイ集積）とは異なり、機能ごとに分割した複数の半導体ダイ（＝チップレット）を、先進パッケージ技術によって1つのシステムとして統合する設計・実装アーキテクチャである。研究開発グループ Sustainability Innovation R&D グリーン＆コネクティブイノベーションセンタ 先端エレクトロニクス評価・実装研究部の植松 裕 主管研究員、井辻 宏章 研究員、下村 颯志 研究員の３人に業界動向の概要と、日立での取り組みについて話を伺った。
（本記事は、日立製作所・研究開発グループ「最先端技術の源流」の抄録です。図解付きの全文はこちら）
半導体市場はニーズの拡大を受け、CAGR（年平均成長率）約10％で成長中だ。一方、性能向上とコスト削減を両立させてきた微細化は、物理的・経済的な限界に直面している。5nm以下のロジックではマスクセット費用や検証コストが急増し、巨大なモノリシックダイは経済合理性を失いつつある。微細化の進展に伴って登場したFinFET（FinField-Effect Transistor）やGAA（Gate-All-Around）のような3次元構造への移行も、複雑化による歩留まりの低下とコスト高騰につながっている。そもそも機能ブロックごとに最適なプロセスノード（製造技術の世代）は異なるのだ。
そこで注目されているのが、機能ごとに製造した小さなチップ（チップレット）を1つのパッケージに統合する「チップレット化」である。機能を複数ダイに分割すれば、歩留まりの改善によるコスト低減が期待できる。また、高性能CPUコアは、3nmなど微細な先端ノードが望ましい一方、入出力（I/O）やアナログ回路は、安定した製造ができる22nmや28nmといった成熟ノードのほうが特性・コスト面で有利である。モノリシック設計ではこれらを同一ノードに載せる必要があるが、チップレット方式であれば機能ごとにノードの最適化が可能になる。再利用可能な半導体IPを構成要素として組み合わせることで、開発期間の短縮、製品バリエーション展開や世代更新を高速化できるメリットもある。
つまり、単一ダイ設計は製造コストの急増や歩留まりの悪化といった壁に直面しているが、機能を分割して最適なプロセスで製造して組み合わせるパッケージング技術（ヘテロジニアス・インテグレーション）が解決策として提示されている、と考えれば良い。この動きを背景に、半導体後工程のチップレット・パッケージング市場は、CAGR 42.5%で急成長している。プリント基板上での集積から、より高度なパッケージング技術による集積へとシフトしているのだ。
この動きを加速させているのが、異なるベンダーのチップレットを接続するためのオープンな高速・低遅延の通信規格「UCIe（Universal Chiplet Interconnect Express）」や、業界団体OCP（Open Compute Project）が標準化を進めている設計言語「OCP CDXML（Chiplet Data Extensible Markup Language）」などである。標準化により複数社のチップ混在が容易になり、特定の企業がすべてを開発する垂直統合モデルから、インテグレーターがさまざまな企業のチップレットを組み合わせて最適なシステムを構築する「オープンエコシステム」への移行が期待されている。
米国、欧州、韓国、そして日本など世界各国も、半導体製造の強化にフォーカスしたCHIPS（CHIPS and Science Act）法やコンソーシアムの設立を通じて後工程・パッケージング技術への投資を強化しており、業界全体で、従来の微細化路線から集積化、そのための標準化といった、新しい製造パラダイムへの対応が進みつつある。
半導体の微細化・高性能化により、新たな信頼性の課題も発生している。近年注目されている課題の一つが、エラー検出機構をすり抜けてシステムが誤作動、あるいはデータの破損が静かに発生する「サイレントデータ破損（SDC）」だ。ハイパースケーラー（主要クラウドサービス事業者）からは、データセンターにおいてSDCがAIの学習阻害や推論結果の誤りを引き起こし、サービスの信頼性を損なう重大な問題となっていることも報告されている。「今後は自動車向け半導体でも問題となる可能性がある」と井辻氏は語る。Meta社の調査によれば、学習時の中断の66%以上はハードウェアに起因し、特にGPUやHBM（High Bandwidth Memory）などの最先端デバイスに起因する事例が全体の約半数を占める。
SDCの根本原因はサプライチェーン全体にわたって存在しており、単一の要因では説明できない。宇宙線由来の中性子によるメモリのビット反転（ソフトエラー）、製造時の微細な欠陥、熱や電圧変動などの環境要因、あるいは最先端デバイスならではの性能を限界まで引き出す設計マージンの厳しさなどが、仮説として挙げられている。
現状でも深刻なこの問題は、将来的に異なるベンダーが製造したチップレットを組み合わせて1つのシステムを構築するオープンなエコシステムが普及した際、さらに複雑化・深刻化する恐れがある。各チップレットの相互作用によって予期せぬ不具合やSDCが多発し、システム全体の信頼性確保が極めて困難になる可能性があり、その診断と解決手法の確立は業界全体のオープンクエスチョン、未解決問題となっている。
日立は、このようなチップレット化がもたらす信頼性の課題に対し、長年培ってきた技術的ケイパビリティを核としたアプローチで取り組んでいる。特に、サーバーや車載分野で培った実装技術と信頼性評価の知見を基盤に、後工程における「品質と信頼性の最大化」を核心戦略と位置付けている。
まず1つ目は検査技術の高度化である。日立ハイテクがもともと持っていた、前工程で強みを持つ検査・計測技術を、パッケージングを中心とする後工程へも展開する。大型パネルや3次元積層といった新しい実装形態で生じる特有の課題に対応するため、サブマイクロメートル（μm）単位の接続部においても、内部の微細構造を評価できる新しい検査技術の開発を進めている。
2つ目は診断技術の開発である。チップレット単体の健全性を保証する技術として、GPUの動作をリアルタイムで診断する独自技術を開発している。従来、性能低下を招いていた診断処理を、一部のコアだけに割り当てて演算処理と並列実行させることで、アプリケーションのスループットの低下を抑制して、効率的な故障診断を可能にした。これにより、SDCの要因となり得るチップ内部の制御異常の一部を効率的に検知することができる。この成果は2025年7月にIEEE Accessに掲載された。
3つ目は高度なパッケージ設計・解析技術だ。チップレットの高密度実装では、電流による発熱、信号の速さ、パッケージの大きさ、熱による応力など、複数の物理現象が相互に影響し合う「マルチフィジックス」の課題が顕在化するため、高度な解析技術が必須となる。下村氏は「それぞれのドメインで独立した設計を行う従来のやり方では、物理限界に近づいたパッケージではドメイン間でのインタラクションを再現できない」と表現した。たとえば大電流が流れるとジュール熱が無視できない量となる。先端パッケージ設計においては熱と電流といった物理量を独立に見ることはできないのである。
日立はもともと、サーバー開発、ストレージ開発などで培った解析技術を応用し、これらの複雑な相互作用を考慮したパッケージ設計を行う。加えて車載エレクトロニクスやパワーデバイスなど過酷な環境で用いられる半導体を設計する技術も所有している。これらのケイパビリティをパッケージの高信頼化に活かすことができるという。
チップレット化に伴って、複数のダイを接続するための中間基板となるインターポーザー技術も重要になっている。通常はシリコンインターポーザーが用いられるが、コスト増などの課題があるため、低コストな代替技術も注目されている。日立では低損失なガラスインターポーザが引き起こす特有のノイズ（空洞共振）をうまく抑制する技術なども保有しており、性能と信頼性を両立させる設計ソリューションの提供をめざす。これらの技術を統合し、オープン化するチップレット市場と市場ニーズに対して、高品質かつ安全な製品の実現に貢献する方向性である。
（森山和道／サイエンスライター）
